台積電早前曾宣稱其 3nm N3 製程對比 5nm N5 製程，可將密度增加 60 – 70% 之多。不過從最新的官方資料上顯示，結果並不如此。
在台積電最新一份論文中承認，其 N3 製程的 SRAM 單元面積為 0.0199 平方微米，對比 N5 製程的 0.021 平方微米，僅縮小了 5%。而更慘烈的是，其第二代 3nm 製程 N3E 的 SRAM 單元面積為 0.021 平方微米，即與 N5 製程一樣沒有差別。在此情況下的電晶體密度為每平方毫米約 3,180 萬個。
而 Intel 7 (原 10nm ESF) 製程的 SRAM 單元面積為 0.0312 平方微米，Intel 4 (原7nm) 則縮小到 0.024 平方微米，提升幅度達 23%，已與台積電 3nm 製程相近。此外亦有數據顯示，到了 2nm 及之後的製程，電晶體密度將達到每平方毫米 6,000 萬個左右，但需要 forksheet 晶體管，且還要好幾年才會見到。
SRAM 於現時的晶片中一般用作為快取，如 Ryzen 9 7950X 內的 81MB 快取、NVIDIA AD102 的 123MB 快取，而其往往需要先進的製程支持，否則面積和成本會非常巨大。
事實上，考驗新製程的第一步普遍就是看 SRAM 的尺寸和密度有沒有明顯改進。而晶片廠商接下來將會更廣泛使用 Chiplet 小晶片與各種複雜封裝技術方向是必然的，因單純依靠製程提升是越來越不通。
